半导体AI日报 · 2026-09-24: 台积电Mini-Loop提速CoWoS扩产，长鑫G5 DRAM量产
先进封装产能与设备验证正成为AI算力供给的下一道瓶颈；中国大陆存储与制程在DUV约束下持续以多重图形化与先进封装追赶，两条路径的收敛窗口正在收窄。
01 · 台积电高雄Mini-Loop提速CoWoS验证，评估玻璃基板CoPoS
台积电在高雄八德园区启动模块化Mini-Loop验证线，将新设备与工艺先在独立小线验证后再导入CoWoS量产，目标将验证效率提升25%至50%。台积电先进封装副总裁何俊估计CoWoS产能到2027年前复合年增速将超80%。同时公司正评估以方形玻璃面板替代圆形晶圆基板，推进CoPoS量产，并多次造访友达中科园区。AI芯片持续增大的封装尺寸，正在把瓶颈从前端制程推向后端设备验证与载板环节。
来源：TrendForce
02 · 长鑫G5 DRAM量产，SAQP将存储阵列半节距压至11.95nm
长鑫存储宣布第五代DRAM平台G5进入量产，并同步推出两颗24Gb LPDDR5X产品，单颗容量较上代提升50%。其核心是自对准四重图形化（SAQP）工艺，将存储阵列有效区半节距压缩至11.95nm，晶圆die产出率较上代平台提升至少50%。该工艺采用高k金属栅极与45:1阵列电容深宽比，在单曝光DUV逼近微缩极限的背景下，以多次图形化换取更细结构，是国产DRAM在EUV受限条件下延续制程微缩的关键路径。
来源：TrendForce
03 · Cadence工具通过台积电A14/N2P认证，Agentic AI设计流程跨N3至A14
Cadence宣布其数字全流程、签核与定制/模拟流程通过台积电A14与A16认证，N2P同步完成认证，并与台积电在N3、N2、A16、A14上推进Agentic AI芯片与3D-IC设计流程。UCIe-64G已在A14完成流片，DDR5、LPDDR5、PCIe 6.0 IP在N2P流片，UALink方案在N3P完成验证。工具认证是制程微缩落地前的关键前置环节，A14预计2028年量产，此次认证为2028年后的AI/HPC芯片设计提供了可承诺的工具基础。
04 · 中科院IMECAS完成DUV堆叠纳米片GAA早期集成，指向3nm级性能
中科院微电子所（IMECAS）宣布完成基于浸没式DUV的堆叠纳米片沟道GAA CMOS晶体管早期工艺集成，器件开/关电流比达9.7×10⁵与7.6×10⁵，超过5×10⁵门槛。更强栅控意味着晶体管在间距略大时仍可达到接近更密集FinFET的性能，从而在DUV分辨率受限下降低微缩对多重曝光的依赖。团队负责人叶天淳将其定位为"国产3nm以下先进制程的早期MOS工艺路径"。当前仍处实验室阶段，尚未展示完整可量产工艺。
来源：TrendForce